Конспект лекций по дисциплине «Микропроцессорная техника»




Скачать 177.85 Kb.
НазваниеКонспект лекций по дисциплине «Микропроцессорная техника»
Дата публикации19.04.2014
Размер177.85 Kb.
ТипКонспект
uchebilka.ru > Информатика > Конспект
Реферат скачан с сайта allreferat.wow.ua


Конспект лекций по микропроцессорной технике

КОНСПЕКТ ЛЕКЦИЙ по дисциплине «Микропроцессорная техника» Микропроцессорные и программные средства автоматизации. Микропроцессорный комплект Серии К1810Состав: К1810ВМ86 – центральный процессор (16 бит) ВМ88 – центральный процессор с восьмибитной шиной данных; ВМ87 – арифметический сопроцессор; ВМ59 – процессор ввода/вывода; ГР84 – генератор тактовых импульсов; ВГ88 – контроллер системной шины; ВБ89 – арбитр системной шины ВТ02 – контроллер для подключения динамической памяти объемом 16 Кбайт ВТ03 - контроллер для подключения динамической памяти объемом 64 Кбайт ВН54 – интервальный таймер ВТ37 – контроллер прямого доступа к памяти ВН59 – программируемый контроллер прерываний ИР86/87 – шинные формирователи (с инверсией / без инверсии) ИР82/83 - регистры-защелки (с инверсией / без инверсии) Микросхема К1810ВМ86 (Intel 8086). Шестнадцатиразрядный однокристальный МП выполняющий около 2 млн.операций в секунду. Синхронизируется тактовой частотой 25 МГЦ. Имеет 20-ти разрядную шину адреса, что позволяет обеспечить прямуюадресацию 1 Мбайт внешней памяти. Область адресного пространства памятиразбита на сегменты по 64 Кб. Такая организация памяти обеспечивает удобныймеханизм вычисления физических адресов . ША и ШД мультиплексированы. Приорганизации вычислительных систем их нужно разделить (регистры-защелки). МПможет обращаться как к памяти, так и к внешним устройствам. При обращении к внешним устройствам используются 16 младших линий ША.Следовательно можно подключить 64 К 8-битных внешних устройств, либо 32 К16-ти разрядных. МП имеет многоуровневую систему прерываний: 256 векторовпрерываний. Данный МП является дальнейшим совершенствованием К580ВМ80.Система команд сходна, но более расширена. Программное обеспечение легкопереводится с одного МП на другой. Функциональная схема: См. рис. В первый такт обмена на AD0-15 устанавливаются младшие 16 бит адресапамяти или адрес внешнего устройства, сопровождается эта информациясигналом ALE. Во втором такте обмена выставляются данные, которыесопровожда-ются сигналом DEN. ALE и DEN управляют регистрами-защелками. AD16/ST3-AD19/ST6 – мультиплексированные линии адреса состояния.В первый такт обмена выдается 4 старших разряда адреса памяти, а приобращении к внешнему устройству – нули. Во втором такте выдаются сигналысостояния МП, причем сигналы ST3-ST4 определяют сегментный регистручаствующий в формировании физического адреса.|ST3 |ST4 |Рег. ||0 |0 |ES ||1 |0 |SS ||0 |1 |CS ||1 |1 |DS | Сегментные регистры. Участвуют в формиро- вании физического адреса.ST5 – дублирует состояние флага разрешения прерываний.BHE – разрешение старшего байта. Работает совместно с сигналом А0,обеспечивая механизм передачи информации по ШД.|BHE |A0 |Вид передачи данных ||0 |0 |Передается 16-ти битное слово ||0 |1 |Передается старший байт AD8-AD15 ||1 |0 |Передается младший байт AD0-AD7 ||1 |1 |Нет обращения | RD –сигнал чтения.WR – сигнал записи.M/IO – обращение к памяти или внешним устройствам.DT/R – направление передачи информации: «1» - в МП; «0» - из МП.INTA, INTR – запрос на маскируемое прерывание (INTа– подтверждениепрерывания).NMI – запрос на немаскируемое прерывание.HOLD – запрос на переход в режим прямого доступа к памяти.HLDа– подтверждение захвата шины.TEST – проверочный вход, используется в команде WAIT для организациихолостых тактов: «1» - МП выполняет «0», с периодичностью 5 Т проверяетсостояние этого сигнала.MN/MX – минимальный / максимальный режимы, определяющие конфигурациювычислительной системы. MN- ограничение объема памяти и т.д. Архитектура МП. МП содержит в своем составе 14 регистров общего назначения.AX=AH+ALBX=BH+BLCX=CH+CLDX=DH+DL Все остальные регистры общего назначения являются неделимыми:SP используются при обращениях к стеку для храненияBP адресной информацииSI при обращении к памяти или внешнему устройствуDI Сегментные регистры:CS – определят начальный адрес сегмента кода в котором хранится программа;SS – хранит начальный адрес сегмента стека;DS – начальный адрес сегмента данных;ES – начальный адрес дополнительного сегмента под данные;IP – хранит смещение очередной команды переданной для выполнения.DA=CS+IPF- регистр флагов19 0|а|B|C|D |0|+19 0|0|1|2|3|4||а|C|F|0|4|При суммировании может возникать перенос из разряда A19 в A20. Этот переносигнорируется. Аналогичную кольцевую организацию имеет каждый сегмент. Привыборке команда: CS +IP = ФА команды. При обращении к стеку: SS +SP =ФАстека. Обращение к данным может производиться из любого сегментногорегистра: DS (SS,CS,ES) +Eа= ФА данных. Eа– эффективный адрес, константа,указанная в программе. К данным можно обратиться через индексные регистры SI и DI; причеминдексный регистр хранит смещение на адрес ячейки памяти, откуда данныеможно извлечь. А DI хранит смещение на адрес ячейки памяти, куда данныеможно направить: DS(SS,CS,ES) +SI=ФА данных; ES+DI =ФА данных. Обращениечерез регистр BX: ES(CS,SS,DS)+BX= ФА данных. Такая модульная организацияпамяти посегментно позволяет писать программы в виде отдельных модулей. Структурная схема на основе К1810. При организации вычислительной машины нужно решить следующие задачи: 1) разделить адресные сигналы и сигналы данных; 2) сформировать необходимые управляющие сигналы. Первая задача решается с помощью буферных регистров К1810ИР82 и шинных формирователей К1810ВА86(87). Вторая задача несколько сложнее и зависит от сложности решаемых задач разрабатываемой микропроцессорной системы. Сложность задачи определяет нужные объемы памяти и количество устройств ввода / вывода. Поэтому МП К1810ВМ86 может работать в двух режимах: минимальный и максимальный. Минимальный позволяет организовывать вычислительные и управляющие системы, имеющие ограниченные объемы памяти и малое количество внешних устройств. Структурная схема в минимальном режиме Структурная схема в максимальном режиме.Функциональные возможности комплекта К1810 позволяют организоватьмногопроцессорное вычисление системы. Задачу согласования многопроцессорнойсистемы решает арбитр шин К1810ВБ89. Микросхема К1810ГФ84. X1,X2 – для подключения кварцевого резо- натора F/C – вход выбора источника тактовой ча- стоты: «1» - от собственного задающего генера- тора «0» - от внешних сигналов синхронизации PCLK – выход управления переферией. OSC – выход внешнего задающегогенератораRES – вход сигнала сбросаCLK – выход ГТИ для управления памятьюREADY – выход готовности генератораRESET – сигнал системного сбросаAEN1,AEN2 – выходы разрешения адресации для сигналов готовности (RDY1,RDY2)Предназначен для управления ЦМП, памятью, внешними устройствами,контроллером системной шины и арбитром шин. Функционально состоит изгенератора тактовой частоты, делителя частоты на 2 и 3 и схемы управленияэтими устройствами. Контроллер системной шины К1810ВГ88. Контроллер предназначен для работы в составе микропроцессорной системы и обеспечивает подключение к ней памяти и внешних устройств, Функциональные возможности МС: позволяет организовать конфигурацию вычислительной системы имеющей 2 магистрали: системная шина и резидентная шина. К системной шине подключается память, к резидентной – устройства в/в. Входы S0-S2 – предназначены для подключения к центральному микропроцессору.|S0 |S1 |S2 |Режим работы ВМ86 |Командные сигналы ВГ88 ||0 |0 |0 |Подтверждение прерывания |INTа ||1 |0 |0 |Ввод данных из устройства в/в |IORC ||0 |1 |0 |Вывод данных в устройство в/в |IOWC,AIOWC ||1 |1 |0 |Останов |------- ||0 |0 |1 |Выборка команды |MRDC ||1 |0 |1 |Чтение из памяти |MRDC ||0 |1 |1 |Запись в память |MWTC ||1 |1 |1 |Пассивное состояние (отключение от|MWTC,AMWC || | | |системной шины | |Функционирование микросхемы осуществляется на основании следующего кода:CLK –подключение системного генератораAEN – строб управления выдачи командных сигналов контроллера (используетсяв случаях обращения к резидентной шине в/в.)СEN – сигнал управления при каскадировании ВГ88IOB - признак обращения к системной шине («0» -системная шина, «1» -резидентная шина)MRDC – системный сигнал чтения из памятиMWTC – системный сигнал записи в памятьAMWC – опережающий строб при обращении к памятиIORC – системный сигнал вводаIOWC – системный сигнал выводаAIOWC – опережающий стробINTа– системный сигнал подтверждения прерыванияDEN - строб сопровождения данных для фиксации в регистры-защелкиALE – строб сопровождения адреса в регистр-защелкуOT/R – сигнал определяющий направление передачи информации («0» -запись впамять; «1»- считывание)STB – сигнал стробирования адресаPDEN – используется при каскадировании контроллеров системной шины вмикропроцессорные вычислительные системы. Функциональная схема включения.Данная функциональная схема используется при работе микропрцессора вмаксимальном режиме при организациях многопроцессорных систем. При обращенях к памяти и внешним устройствам очень сильноотличается по быстродействию. Поскольку многопроцессорные системыорганизовываются для решения сложных задач, требующих большогобыстродействия, то нужно выполнять разделение обращения к внешнимустройствам и памяти. К1810ВБ89 S0-S2 – входы для подключения к МП ВМ86, состояние этих входов определяет режим работы арбитра шин. Зафиксировав эти сигналы арбитр шин начинает выполнение действий по захвату, освобождению или удержанию системной или резидентной шины. CLK – вход для подключения системного генератора. LOCK – вход запрета освобождения системной шины: «1» - арбитру запрещается освобождать системную шину, не зависимо от его приоритета. CRQLCR - выход запрета освобождения системной шины если поступил запрос по входу CBRQ.ANYRQST – вход разрешения освобождения системной шины.RESB – выбор режима работы системной либо резидентной шины («1» - системнаяшина; «0» - резидентная шина)IOB – выбор режима работы при вводе / выводе информации через системнуюлибо резидентную шину («1» - системная шина; «0» - резидентная шина)AEN – сигнал разрешения доступа к системной шине.BCLK – сигнал синхронизации системной шины.BREQ – сигнал запроса системной шины.BPRN – вход разрешения приоритетного доступа к системной шинеBPRQ – выход приоритетного доступа к системной шине.BUSY – сигнал занятости шины.CBRQ – вх/вых общего запроса шин. Арбитр шин в многопроцессорной системе может обслуживать 1-2центральных микропроцессоров. При организации многопроцессорных системнужно разрабатывать схему приоритетного арбитража. При организации схемприоритетного выбора арбитража используется 3 метода: параллельный;последовательный и циклический арбитраж. Схема включения арбитража шин при последовательном методе: При последовательном разрешении приоритетов веса арбитров задаютсяподключением BPRN с BPRQ. Для схемы, изображенной на рисунке максимальныйприоритет будет иметь 1-й АШ, а минимальный – 3-й. Схема параллельного разрешения приоритетов предполагаетиспользование дополнительного приоритетного контроллера . В простейшем случае при аппаратном задании весов приоритетов,приоритетный контроллер представляет собой схему, выполненную на логическихэлементах. Более сложные приоритеты устанавливаются программным путем.В этом случае приоритетный контроллер имеет связь с шиной данных. В составприоритетного контроллера входят схемы циклического перераспределенияприоритетов . Арбитр шин может обслуживать 2 микропроцессора:RQ/GT – обеспечивает доступ к линии связи только одному МП. Выходы другогов этот момент находятся в 3-м состоянии. Дешифратор адреса определяет адресвсей конкретной схемы. Их в многопроцессорной схеме может быть много. Для подключения к системной или резидентной шине используетсяконтроллер системной шины К1810ВГ88. Интерфейсы микропроцессорных систем. Интерфейсы предназначены для организации взаимодействия междумикросхемами организующими функциональные модули при построениивычислительной системы. Для организации взаимодействия между вычислительноймашиной при организации вычислительных комплексов. Интерфейсырегламентируют правило взаимодействия между всеми функциональными модулямимикропроцессорной системы, устанавливают взаимодействие и определяютпротоколы и порядок обмена информацией. Конфигурации интерфейсов разработаны исходя из следующих требований: 1) получение нужного быстродействия и организации стандартного обмена информацией между блоками вычислительной системы независимо от их быстродействия; 2) простота наращивания структуры многопроцессорного комплекса и возможность доступа для диагностики; 3) широкая область применения. Электрические соединения между выводами микросхем выполняются электрическими связями или линиями. Эти линии сгруппированы по определенному функциональному назначению образуют шину адреса, шину данных и шину управления. Совокупность шин образует магистраль. В зависимости от функционального назначения интерфейсы классифицируются по следующим принципам: - по способу создания функциональных модулей; - по способу передачи данных – параллельный, последовательный и последовательно-параллельный ; - по режиму передачи данных –односторонние, 2-х сторонние, одновременная или поочередная передача. - по принципу обмена информацией – синхронный и асинхронный. Интерфейсы в системе MULTIBUS. Предназначены для организации микропроцессорных модулей. На базе МПК1810 разработаны 2 разновидности интерфейсов – I и II Интерфейс в системе MULTIBUS состоит из 5-ти магистралей: - параллельная системная; - параллельная локальная магистраль LBX; - многоканальная магистраль в/в MSW; - локальная в/в SBX; - управляющая последовательная магистраль – BITBVS; - Последовательная системная магистраль – SSB; Параллельная локальная магистраль. LBX предназначена для подключения к вычислительной системедополнительных блоков или модулей памяти. С ее помощью можно подключить от2-х до 5-ти модулей памяти. Функциональные возможности: может позволить организовать по ней обменинформацией в режиме прямого доступа к памяти. Линии этого интерфейсастандартизованы, образуют 60-ти проводниковый жгут и имеют следущеефункциональное назначение: AB0-AB23 – линия шины адреса; DB0-DB15 – линия шины данных; TRAP – разряд проверки четности; BHEN – разрешение на передачу старшего байта. ASTB – строб сопровождения информации об адресе;DSTB – строб сообщения данных;R/W - сигнал записи / чтения;XACK- подтверждение передачи в устройство;LOCK – блокировка магистрали;SHRа– запрос на переход в режим прямого доступа к памяти;SMACK- ответ на переход в режим прямого доступа к памяти.CN0 - линия заземления. Магистраль работает в режиме чтения/ записи данных. Информация обадресе сопровождается сигналом ASTB, а данных DSTB. Подтверждение приемасопровождается сигналом XACK, обмен информацией происходит в параллельномкоде. Магистраль многоканального в/в MSN.Предназначена для освобождения системной магистрали от операции в/в приобращении к внешним устройствам. С помощью этой магистрали можно подключитьдо 16-ти внешних устройств передающих 8 либо 16 разрядные данные соскоростью 8 Мбайт/с. Максимальная длинна этой магистрали до 15 метров.Выполняется в виде стандартного 60-контактного жгута, линии которого имеютследующее функциональное назначение: AD0-AD15 – мультиплексированная шина адреса/ данных; GND- линия заземления; PB,*PB – дифференциальные сигналы дополнения данных до четности. R/W,*R/W – дифференциальные сигналы чтения /записи. A/D,*A/D –Дифференциальные сигналы управления адресом/данными; DRDY,*DRDY – дифференциальные сигналы готовности информации на шине А/D; AACC – признак приема адреса исполнителем; DACC – ответ исполнителя при приеме данных; STQ – завершение процедур обмена; SRQ – запрос состояния устройства для передачи информации; RESET – сброс; Sа– готовность передатчика информации. Магистраль локального в/в SBX.Предназначена для подключения к одноплатным вычислительным машинамдополнительные платы сопроцессора. Подключается плата с расширенной 2-йсистемой, арифметикой, графикой. Магистраль имеет 60-ти проводнуюструктуру, линии которой имеют следующее назначение: MA0-MA2 –младшие разряды адреса, задающие адрес порта при подключении сопроцессора; MCS0-MCS1 – сигналы выбора микросхем в плате микропроцессора; MD0-MDF – 16 линий данных; IORD – сигнал сопровождения адреса при выдаче информации из сопроцессора; IOWRT – сигнал сопровождения адреса при выдаче информации в сопроцессор; RESET – сброс линии или начальная установка; MWAIT – ожидание сигнала сопровождения процедуры обмена сопроцессора; MDRQT – запрос режима прямого доступа к памяти у ЦП; MDACK – подтверждение прямого доступа к памяти; TDMа– сигнал завершения работы каналов прямого доступа к памяти; MCLK – сигнал синхронизации для сопроцессора; MPST – признак наличия модуля расширения, сопроцессора.С помощью магистрали можно подключить 8 сопроцессоров со скоростью передачиинформации не более 10 Мбайт /с. Магистраль связи BITBUS. Последовательная управляющая магистраль предназначенная для передачиинформации в режиме синхронной передачи до 30 метров, в режиме асинхроннойпередачи до нескольких километров. В режиме синхронной передачи скоростьможет быть 500 Кбит/с либо 2,4 Мбит/с. В режиме асинхронной передачи скорость может быть – 62,5 Кбит/с либо375 Кбит/с. Магистраль предназначена для регистрации локальных сетей. Физическиона представляет собой 9-ти канальный жгут проводов, имеющий функциональноеназначение. DATA,*DATа– дифференцированная сигнальная пара – линия для передачи данных. DCLK / RTS, *DCLK / RTS – дифференциальная пара – сигнальная, синхронизации управления. GND, +12D – общая линия управления ZGND – 3-е состояние Обмен информацией по этой магистрали выполняется кадрами, которыеимеют следующий формат: Параллельная системная магистраль.Предназначена для подключения к центральному процессору для подключенияустройств (до 20-ти устройств).Внешние прерывания бывают: 1) маскируемые, поступающие по входу INTR; 2) немаскируемые, поступающие по входу NMI. На запросы на немаскируемые прерывания МП обрабатывает всегда независимо от состояния флага прерывания; Процедура обслуживания внешних прерываний выполняется с помощью специального контроллера прерываний КР1810ВН59. Микросхема представляет собой программируемый контроллер прерываний позволяющий одновременно обслуживать 8 внешних устройств. Может работать с К1810 и К580. Функциональные возможности микросхемы допускают каскадирование (можно обслуживать до 64 внешних устройств). IRQ0-IRQ7 – запросы на прерывания. Если программируемым путем не произведено перераспределение приоритетов, то IRQ – маскируемый приоритет. A0 – адрессный вход для подключения младшей линии адреса.СS – выбор микросхемы.WR – запись информации в микросхему.RD – чтение.INTа– подтверждение прерывания.D0–D7 – входы данных (для программирования микросхемы). Подключаются кмладшему байту шины данных.INT – вход прерывания.CAS0-CAS2 – входы для каскадирования микросхем. Микросхема может работать в режимах программирования и режимеобслуживания переферии. Режим программирования задается CS=0. Схема подключения контроллера к системной шине. Схема каскадирования. Организация запоминающих устройств. Для запоминания информации в цифровых схемах используется либотриггер, либо конденсатор. В зависимости от типа запоминающего устройстваразличают память SIMM и DIMM. При подключении запоминающего устройства к системной шине нужноорганизовывать передачу не только слов, но и отдельных файлов. Дляреализации этого блоки памяти обычно выполняются в виде 2-х банков. Младшийподключают к линиям данных D7-D0 и содержит байты с четными адресами. Длявыбора этого банка в микропроцессорной системе используется А0=0. Старшийбайт D8-D15 – А0=1. При передаче байта данных его нужно переслать в ячейкупамяти с четными адресами. В этом случае цикл обмена данными составляет 1период системной синхронизации. Вид пересылки данных по системноймагистрали определяет кроме сигнала А0 еще сигнал BHE. А0 совместно с BHEобразуют:|A0 |BHE |Вид посылки ||0 |1 |Мл. байт ||1 |0 |Ст. байт |Выработка сигналов А0 и BHE выполняется автоматически под действиемуправляющей программы. Для упрощения схемы подключения при организации ПЗУследует учесть тот факт, что при чтении информации из запоминающегоустройства на шину данных всегда выставляется 2 байта данных, Селекциюнеобходимой информации выполняет ЦП и выбирая нужную, помещает ее в своивнутренние регистры. Следовательно сигналы А0 и BHE к ПЗУ можно неподключать. При обращении к ОЗУ для выбора банка данных можно использоватьсигналы А0 и BHE. Обращения к ПЗУ стробируется сигналом МЕМR и MEMW. Схема подключения:Линия А14 используется для выбора блока ОЗУ либо ПЗУ. ПЗУ может бытьреализовано на 2-х микросхемах К573РФ4 (4096*16). Следовательно А13 –используется как вход выборки кристаллов каждой микросхемы. ОЗУ – 8микросхем К537РУ10(2048 *8). Организация блоков памяти больших объемов.Большие блоки памяти организуются в виде модулей (печатная плата), которыхможет быть несколько. Каждый модуль может подключаться к системной либорезидентной шине и имеет следующую внутреннюю организацию:|RAS |CAS |W/R |D |Выход В |Режим работы ||1 |1 |0 |0 | | Нет обращения ||1 |0 |0 |0 |3-е состояние | ||0 |1 |0 |0 | |Регенерация микр-мы ||0 |0 |0 |0 | |Запись информации ||0 |0 |1 |0 |0 или 1 |Чтение информации | ДША – предусматривается для каждого блока памяти. Контроллер:К1810ВТ02 (ВТ03). Совместно с микропроцессором используются микросхемыдинамической ОЗУ серии К565. Запись информации в микросхемы ОЗУ выполняетсяв соответствии со следующей диаграммой:1-й такт – записывается код адреса строки, которая стробируется сигналомRAS, во втором такте записывается код адреса столбца сигналом CAS, а такжепроисходит процедура записи/чтения R/W. Такая двухсторонняя процедуразаписи информации экономит адресные выходы микросхем ОЗУ.Мультиплексирование адресных линий и двухступенчатая процедура обменапозволила сэкономить количество выводов на микросхемах ОЗУ. Способы дешифрации адреса.Способ дешифрации адреса зависит от объемов ОЗУ и ПЗУ, количества и типаустройств ввода/вывода. При проектировании микропроцессорной системыиспользуются следующие способы дешифрации адреса: 1) линейный выбор. Самый простой способ, не использующий логику дешифрации адреса. Технически реализуется следующим образом: любая линия ША используется как сигнал выборки кристаллов. Пример реализации:Способ используется при подключении малых объемов памяти. Недостаткомявляется большая потеря области адресного пространства;2) дешифрация с помощью логического компаратора. Простой и очень гибкийспособ дешифрации адреса. В этом случае логический компараторустанавливается на каждую печатную плату, с помощью перемычекустанавливается адрес каждой печатной платы. При совпадении кодазадаваемого перемычками с кодом установленном на соответствующих адресныхлиниях, формируется сигнал выборки кристаллов. Технически логическийкомпаратор может быть выполнен на схемах совпадения.3) дешифрация с помощью комбинаторной логики. В этом случае дляформирования сигналов выборки кристалла используется логические элементы:Сигнал выборки кристалла формируется, если А14=1, а А15=0.Данная схема позволяет оьратиться по адресам 4000 – 7FFF. Недостаткомявляется жесткая логика. 3) Дешифрация адреса с помощью дешифратора. В этом случае выбирается одна из 2n возможных комбинационных входных сигналов, где n-количество входов, подключенных к дешифратору. Микросхема К1810ВТ3 – контроллер управления динамической памятью. X0,X1- входы для подключения кварцевого резонатора для выработки сигналов регенерации памяти. Либо к X1 можно подключить CLK. AL0-AL7; AH0-AH7 – адрессные входы для выборки ячейки памяти внутри памяти. WR,RD/S1 – сигналы системной записи/чтения. B0,B1 – входы дешифратора (выборка банков памяти). PCS – вход выборки кристалла контроллера. OUT0-OUT7 – мультиплексированные выходы выбора адрессов строк и столбцов. WE – сигнал считывания памяти.CAS – RAS2 – сигналы управления микросхемами динамической памяти.XACK – ответ памяти на сигналы обращения к ней.SACK – готовность памяти. Пример подключения управления динамической памятью объемом 512 Кбайтпоказан на рисунке: Обмен информацией с внешними устройствами.1) организация ввода/вывода. Обмен информацией между микропрцессором ивнешними устройствами выполняется 2-мя способами: использование адресногопространства в/в; использование общего с памятью адрессного пространства.Техническая реализация 1-го способа предусматривает разделение всейобласти адресного пространства на память и адреса внешних устройств. Обменданными между микропрцессором и внешними устройствами выполняется покоммандам IN и OUT. Для аппаратной идентификации адрессного пространствав/в используется сигнал M/IO=0. При работе микропроцессора в минимальномрежиме системные сигналы управления вводом/выводом могут быть получены спомощью логических элементов: При работе микропроцессора в максимальном режиме системные комманды ввода/вывода вырабатывает системный контроллер К1810ВГ88. Комманды ввода/вывода реализуют 2 типа адрессации: 1) прямая адрессация, в этом случае код адресса порта указывается во втором байте комманды. Этот вид адрессации обеспечивает обращение к 256 портам в/в; 2) косвенная адрессация, в этом случае вовтором байте комманды указывается регистр DX и поскольку он 16-ти разрядный, то можно организовать 65536 внешних устройств. При такой адрессации в/в под адрессацию портов отводится один сегмент памяти. При втором способе адрессации внешние устройства находятся в общем адрессном пространстве с памятью. Поэтому в этом случае обращение к ним может быть выполнено как к обычным ячейкам памяти. Длявыполнения операций в/в кроме комманд IN и OUT могут быть использованы любые комманды пересылки. Второй способ имеет большие функциональные возможности. В нем может быть организована с помощью специальных комманд пересылка данных междк ЦП и внешними устройствами, между внешними умтройствами и памятью. Колличество подключаемых внешних устройств до 1Мб. В прстейшем случае в минимальном режиме для обращения квнешним устройствам могут быть использованы системные сигналы MEMR, MEMW,которые получаются из сигналов МП WR и RD:При обмене данными МП передает по ШД либо все слово (16 бит), либо младшийбайт. Чтобы байт был передан за один цикл системной синхронизации нужно,чтобы адресс внешнего устройства был четным. Также внешние устройствадолжны подключаться к младшему байту ШД. Для идентификации раздельногоподключения внешних устройств к младшему либо старшему байту данныхиспользуются сигналы А0 и BHE. Состояние этих сигналов указано втаблице(см.ВМ86). Подключение внешних устройств к системной магистрали. При подключении внешних устройств возникает проблема согласования 8-ми битной ШД внешнего устройства с 16-ти битной ШД микропроцессора. Даннаязадача решается 2-мя способами:1) внешнее устройство подключается либо к старшему, либо к младшему байтуШД. Для идентификации внешнего устройства (CS) используются сигналы A0 иBHE.Второй способ заключается в преобразовании 16-ти разрядной шины данных в 8-ми разрядную. Для этой цели можно использовать 2 регистра-защелки (К1810,ИР82/Ир83).Эта схема включения работает в режиме в/в с отображением на память.Передаваемая и принимаемая информация может распределяться как по четным,иак и по нечетным адресам. Длинна пересылки данных определяют сигналы А0 иBHE. Программируемый парралельный интерфейс. Микросхемы данного типа не входят в состав конкретных микропроцессор-ных комплектов. 8225 Обычно для обмена данными используются 8 линий порта А или порта B. Для выраьотки управляющих сигналов обычно используется порт С. Режим работы схемы определяется управляющим словом, которое заносится в ее внутренний регистр при инициализации системы. При этом допускается прграммирование нескольких режимов работы: - весь порт работает на вывод информации - весь порт работает на ввод информации - отдельные на ввод, отдельные на вывод. Назначене линий : D0-D7 - входы для подключения к резидентной или системной шине. A0,A1 - входы выбора портаПо скольку архитектура центрального процессора 16-ти разрядная, амикросхема порта 8-ми разрядная возможны 2 варианта подключения данноймикросхемы. При передаче 8-ми разрядных данных интерфейс подключается кмладшему байту шины данных, а центральный процессор программируется навывод этого байта. Для передачи всего слова нужно использовать 2контроллера. Программируемый последовательный интерфейс. Последовательный обмен данных регламентируется в стандарте RS232C.Этот стандарт предусматривает для передачи информации 3 линии связи: общая,линия передачи (ВА) и линия приема (ВВ). Протокол обмена данными имеетследующий формат:Функционально последовательный интерфейс реализуется на 2-х сдвигающихрегистрах:Последовательный интерфейс может работать в синхронном и асинхронномрежиме. Синхронный режим подразумевает работу интерфейса приемника ипередатчика под управлением системного генератора.-----------------------NMIINTRCLKRESETREADYTESTMN/MXHOLDHLDAGNDUnAD0AD1AD15AD16/ST3AD19/ST6RDWRM/IODT/RDENALEINTABHE/ST7К1810ВМ86 ЦП2ШАШДOETSTBOEК1810ВА86CS RD WRCLKRDYCLRMN/MXM/IOINTARDWRALEA0-A19DT/RDENК1810ВМ86UnШАOETSTBOECS RD WRCLKRDYCLRMN/MXM/IOINTARDWRALEA0-A19DT/RDENК1810ВА86ШДУВВRAMК1810ИР82К1810ГФ84УВВRAMК1810ИР82К1810ГФ84К1810ВГ88ST0ST1ST2DENPT/RSTBM ROCMW TCAM WCIORCIOWCAIOWCINTAпамять ВГ88 ЦП1ВМ86DШАВБ899К ВБ89ШУA19 –A0ШДCS RD WRCS RD WRШАИР823штВА862штSTBOEOET1CBS0S1S2CLKIOBAENCENMRDCMWTCAMWTCIORCIOWCAIOWCINTADT/RDENALEPDENS0S1S2CLKIOBAENCENMRDCMWTCAMWTCIORCIOWCAIOWCINTADT/RDENALEPDENCBX1X2F/CCSYNCPCLKOSCRESCLKREADYRESETAEN1AEN2RDY1RDY2UcGRDШДПриоритетныйконтроллерCBRQBCLKBUSY АШ3BPRN BPRQBPRN BPRQBPRN АШ2 АШ1BCLKBUSYCBRQ АШ3BPRQBPRQ BPRNBPRQ BPRNBPRN АШ2 АШ1BAS0S1S2INITBCLKBPRNLOCKCLKCRQ/CRRESBANYRQSTIOBSYSB/RESBBREQBPROBUSYCBRQAEN АШ УВВ ВГ88BPRQ BPRN СШИ ВГ88AENS0 AENS1 АШS2 IOB ДШ AEN СШИ ВГ88Приоритетный контроллерВедущийЦПВедомый ЦП1СШРШRQ/GTPICIRQ0IRQ1…IRQ7A0 CSWRRDINTAD0D1…D7INTCAS0CAS1CAS2SP/END ЦПST0ST1ST2INTR CВIOWCIORCINTAST0ST1ST21WRCSRDINTAINT (17)ST0ST1ST2IOWCIORCINTа CВST0ST1ST2INTR ЦПST0ST1ST2IOWCIORCINTа CВА0 – А19D0 – D15CS2 ПЗУСт. Мл.CS1D8-D15 D0-D7& 1A1 – A13A1 – A13A14MEMRMEMWBHEA0R/WA14MEMRCS2 ПЗУСт. Мл.CS1D8-D15 D0-D7CSH CSLCSH CSLCSШАШД ШУШАШДСиг. упрМассивмикросхемКонтроллерДША&&&&MEMRMEMWA14Выбор ОЗУВыбор ПЗУА14А15выбор1&А14А15выборСОМX0/DP2X1/CLKAL0…AL7AH0…AH7B0B1/DP1WRRD/S1PCSOUT0…OUT7WECASRAS0RAS1RAS2XACKSACK16 / 64СОМX0/DP2X1/CLKAL0…AL7AH0…AH7B0B1/DP1WRRD/S1PCSOUT0…OUT7WECASRAS0RAS1RAS2RAS3XACKSACK16 / 64111 MRTCA19 MWTCA18A17CLK11БАНК0 WEA0-A7CASRAS WE D0-D7A0-A7CASRASA0-A7CASRASA0-A7CASRAS D8-D15A0BHEБАНК1БАНК2БАНК311RDWRIORIOWIOWIORWRRD111M/IOВУ1СSWRRDВУ2CSWRRD1&&WRWRBHEA0IOWIORD0-D7D8-D15 ДША RGOE T CS ВУWR RD1&&1D0-D7D0-D7D8-D15 RGOE TBHED0D1D2D3D4D5D6D7RDWRA0A1RESETCSA0-A15IORD0…D7INTCAS0CAS1CAS2SP/ENDIOWIOWPA0PA1PA2PA3PA4PA5PA6PA7PB0PB1…PB7PC0…PC7PPID0D1D2D3D4D5D6PстопХол.СостСтартбитХол.Сост.стопРегистр сдвигаРегистр сдвигаIORC CLKD0-D7выводприемIOWCCLK

Добавить документ в свой блог или на сайт

Похожие:

Конспект лекций по дисциплине «Микропроцессорная техника» iconКурсовой проект по дисциплине «Микропроцессорная измерительная техника»...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Автоматизированный электропривод»
Конспект лекций по дисциплине «Автоматизированный электропривод» (для студентов 4 курса всех форм обучения специальности 090603 –...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Микроэкономика»
И. А., Тимофеева С. Б. Конспект лекций по дисциплине «Микроэкономика» (для студентов всех форм обучения направлений подготовки: 030504...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Математические методы и модели энергетического...
Основы работы в системе компас: конспект лекций составитель: Э. В. Колисниченко. – Сумы: Изд-во СумГУ, 2010. – 249 с

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Общая биология»
Конспект лекций по дисциплине «Общая биология» для студентов 1 курса дневной и заочной форм обучения спец. 070800 «Экология и охрана...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Деньги и кредит»
Опорный конспект лекций по дисциплине «Деньги и кредит» для студентов специальности 03050801. “Финансы и кредит” и специальности...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Организация производства и маркетинг»
Конспект лекций по дисциплине «Организация производства и маркетинг» для студентов 3 курса специальностей 090600 – «Электротехнические...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций в схемах по дисциплине «управление персоналом»
Конспект лекций в схемах по дисциплине «Управление персоналом» (для студентов 5 курса направления подготовки 0502 “Менеджмент” специальности...

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций по дисциплине «Физическая химия»
Физическая химия: Конспект лекций/ Составитель С. Ю. Лебедев. Сумы: Изд-во СумГУ, 2007. 37 с

Конспект лекций по дисциплине «Микропроцессорная техника» iconКонспект лекций и вопросов для самостоятельного изучения по дисциплине «Экономика предприятия»
Опорный конспект лекций и вопросов для самостоятельного изучения по дисциплине «Экономика предприятия» для студентов специальности...

Вы можете разместить ссылку на наш сайт:
Школьные материалы


При копировании материала укажите ссылку © 2013
контакты
uchebilka.ru
Главная страница


<